Memahami Register & Counter
Rangkaian Flip-flop juga merupakan dasar dari rangkaian memori yang sudah kita kenal sekarang. Karena rangkaian Flip-flop pada teknik digital memiliki sifat kondisi output yang tidak hanya bergantung pada kondisi input, akan tetapi bergantung juga pada kondisi input sebelumnya.
Flip-flop memiliki dua keluaran yang dinamakan sebagai kondisi Q dan Q’, yang mana Q’ adalah kondisi kebalikan dari Q. Rangkaian Flip-flop sudah ditemukan sejak tahun 1918 oleh seorang ahli fisika dari Inggris. Saat itulah dikembangkan rangkaian-rangkaian penyimpan data hingga saat ini. Bisa dikatakan Flip-flop merupakan rangkaian memori 1 bit dengan keluaran 1 atau 0 saja.
Saat ini dikenal beberapa jenis rangkaian Flip-flop, yaitu SR Flip-flop, JK Flip-flop, D Flip-flop, dan T Flip-flop.
SR Flip-flop
SR Flip-flop meruapakan jenis flip-flop yang paling sederhana. Disebut sebagai SR karena flip-flop ini memiliki masukan Set dan Reset maka disebut dengan SR Flip-flop. SR Flip-flop terdiri dari satu rangkaian bistabil dan hanya dapat mengoperasikan satu bit bilangan biner.
Ada berbagai jenis konfigurasi yang dapat dibuat dalam membangun sebuat SR Flip-flop, diantaranya adalah dengan menggunakan dua buah gerbang NAND, atau dengan dua buah gerbang NOR. Kedua masing-masing gerabang (NAND atau NOR) dihubungkan saling menyilang, yakni output salah satu gerbang NAND dihubungkan ke bagian input gerbang NAND lainnya. Begitu juga halnya dengan gerbang NOR.
Dari gambar diatas terlihat bahwa RS Flip-flop memiliki dua masukan yang masing-masing terdiri dari input Set (S) dan Reset (R), begitu juga dengan outputnya juga memiliki dua buah masukan Q dan Q’. Arti set dan reset pada SR flip-flop adalah dengan menset kondisi input S, output Q akan menghasilkan kondisi 1, sedangkan me-reset flip-flop, output Q akan menghasilkan kondisi 0. Sedangkan kondisi output Q’ akan selalu berlawanan dengan Q.
Adapun tabel kebenaran dari SR flip-flop adalah sebagai berikut:
| S | R | Q |
| 0 | 0 | Kedaan terakhir |
| 1 | 0 | 1 (set) |
| 0 | 1 | 0 (reset) |
| 1 | 1 | tak terdefinisi |
Pada penggambaran rangkaian elektronika, SR flip-flop disimbolkan sebagai berikut:
Cara kerja SR Flip-flop
Seperti pada penjelasan sebelumnya, Flip-flop SR dapat dibangun dengan menggunanaan dua buah gerbang NOR maupun gerbang NAND.
Prinsip kerja SR Flip-flop dengan gerbang NOR
Rangkaian diatas dibangun dengan 2 buah nor gate yang akan menghasilkan nilai output 1 pada Q jika salah satu inputnya berlogika 1. Misalnya, apabila input R diberikan kondisi logika 1 dan S=0, maka output Q akan menghasilkan logika 1. Karena output gerbang NOR pertama dihubungkan dengan input gerbang NOR yang kedua, maka pada saat output Q bernilai 1 maka output Q’ akan berkondisi sebaliknya.
Sekarang ketika input input R diberikan logika 0 dan S=1, maka output Q akan berubah menjadi 0 dan Q’=1. Namun jika R dan S sama-sama berlogika 0, maka output Q akan tertahan pada kondisi sebelumnya sampai kondisi input berubah kembali. maka dari itulah flip-flop disebut juga dengan memori 1 bit karena dapat menyimpan kondisi tadi.
Prinsip kerja SR Flip-flop dengan gerbang NAND
Sedikit berbeda dengan SR flip-flop dengan gerbang NOR, rangkaian flip-flop dengan gerbang NAND, output Q dan Q’ akan sama-sama berlogika 1 jika input S dan R berlogika 0. Hal ini berupakan kebalikan dari tabel kebenaran SR flip-flop yang menggunakan gerbang NOR. Namun pada flip-flop pada kondisi ini haruslah dihindari, itulah sebabnyak dalam tabel kebenaran tertulis tidak terdefinisi.
Pada flip-flop gerbang NAND, apabila kondisi S=1 dan R=0, maka output Q akan berlogika 1, yang mana output dari Q ini akan masuk juga ke bagian input gerbang NAND yang kedua, sehingga output gerbang NAND yang kedua akan menjadi 0, dan sebaliknya. Pada saat input S=0 dan R=1, maka kondisi output Q akan menjadi berubah menjadi 1. Namun apabila S dan R diubah menjadi sama-sams berlogika 1, maka output Q akan mengikuti kondisi sebelumnya. Berikut tabel kebenaran dari SR flip-flop dengan gerbang NAND.
| S | R | Q |
| 0 | 0 | tak terdefinisi |
| 1 | 0 | 0 (reset) |
| 0 | 1 | 1 (set) |
| 1 | 1 | keadaan terakhir |
Pada penggambaran rangkaian elektronika, SR flip-flop dengan gerbang NAND dapat disimbolkan sebagai berikut:
Dalam pengaplikasian SR flip-flop, ada banyak sekali tipe IC (Integrated Circuit) yang dapat dipakai sesuai dengan kebutuhan perancangan. Baik itu IC TTL ataupun CMOS, salah satunya adalah IC TTL tipe 54LS279 yang berisi 4 SR flip-flop gerbang NAND yang ditunjukan sebagai berikut:
Prinsip kerja SR Flip-flop dengan clock
Pada rangkaian elektronika digital yang menggunakan banyak flip-flop, maka flip-flop tersebut haruslah disinkronisasi agar dapat berjalan secara bersamaan. Karena pada SR flip-flop biasa tidak ada pengaturan sinkronisasi, maka diperlukan sebuah pengontrol untuk mengatur proses dari sr flip-flop agar dapat bekerja secara bersamaan yang dinamakan “clock”.
Dengan adanya penambahan clock, menjadikan output SR flip-flop akan berubah hanya pada saat pulsa clock diberikan. Dengan demikian ketika pulsa clock mengalami perubahan ke 0, maka output flip-flop tidak akan mengalami perubahan kondisi logika.
Flip-flop SR dengan clock memiliki 3 buah input dan 2 buah output karena adanya penambahan clock tadi. Berikut ini adalah contoh rangkaian SR flip-flop dengan clock yang dibangun dari gerbang NAND.
Dari rangkaian diatas dapat dijelaskan bahwa ketika input E diberikan logika 0, maka kedua output Q dan Q’ akan menghasilkan logika 0 bagaimanapun nilai input S dan R. Namun apabila input E diberikan logika 1 dengan input misalkan S=1, dan R=1, maka output Q akan menghasilkan logika 1 (set). Begitu juga sebaliknya apabila S=0 dan R=1 dengan input clock E=1, maka output Q akan menghasilkan logika 0. Pada pengaplikasiannya, input clock hanya diberikan sesaat saja agar output flip-flop dapat berubah kondisi set ataupun reset.
Berikut adalah tabel kebenaran dari SR flip-flop dengan clock:
| S | R | Q sesudah clock |
| 0 | 0 | Q sebelum clock |
| 0 | 1 | 0 |
| 1 | 0 | 1 |
| 1 | 1 | tak terdefinisi |
JK Flip-flop
Jk flip-flop merupakan jenis flip-flop yang dibangun dengan dua buah SR flip-flop clocked yang digabungkan menjadi satu. Yang mana kedua output dari flip-flop yang pertama dihubungkan dengan input flip-flop kedua secara berderet. Sedangkan output flip-flop yang kedua diumpanbalikan kepada input flip-flop yang pertama sehingga flip-flop yang pertama dapat disebut sebagai master (induk), dan flip-flop kedua disebut sebagai slave (pembantu). Sifat flip-flop yang kedua akan mengikuti sifat flip-flop yang pertama.
Dari gambar diatas dapat dijelaskan bahwa flip-flip yang pertama dapat bekerja apabila diberikan pulsa clock 1, sedangkan flip-flop yang kedua akan bekerja pada pulsa clock 0. Hal ini karena adanya gerbang NOT (inverter) dari input clock flip-flop yang pertama ke input flip-flop yang kedua.
Ketika input clock diberikan pulsa 1, maka flip-flop master akan meneruskan informasi yang diberikan dari input J-K, namun flip-flop slave belum bekerja. Namun ketika pulsa clock berubah menjadi 0, maka flip-flop master yang akan berhenti bekerja dan bagian slave-lah yang akan meneruskan informasi dan bekerja sebagai master.
Dari gambar diatas juga terlihat bahwa pada flip-flop yang pertama terdapat input set dan reset. Hal ini berfungsi untuk menset Q menjadi berlogika 1 tanpa terpengaruh oleh input J-K. Sedangkan input clock Cp berfungsi sebagai pengontrol set ketika dalam keadaan 0.
Pada saat input J=0 dan K=1, maka output Q akan berlogika 0 atau reset, itupun ketika pulsa pertama masuk ke input Cp yang bergerak dari 1 ke 0. Kemudian ketika input J=1 dan K=1, maka output Q akan berubah setiap pulsa clock Cp masuk dan bergerak dari 1 ke 0. Perubaahan seperti ini disebut juga dengan toggle.
Dari penjelasan tadi dapat disimpulkan sebagai berikut:
- Ketika J=1 dan K=0 -> Q akan set pada clock yang pertama
- Ketika J=0 dan K=0 -> Q akan berada pada keadaan terakhir atau dalam kondisi menyimpan
- Ketika J=0 dan K=1 – Q akan reset pada clock Cp yang pertama
- Ketika J=1 dan K=1 -> Q akan toggle.
Berikut ini adalah tabel kebenaran dari J-K flip-flop:
| J | K | Qn+1 | Keterangan |
| 0 | 0 | Qn | kondisi menyimpan |
| 0 | 1 | 0 | kondisi reset |
| 1 | 0 | 1 | kondisi set |
| 1 | 1 | 0 | kondisi toggle |
Dari tabel diatas, Qn merupakan output J-K ketika pulsa clock berlogika 0. Sedangkan Qn+1 merupakan output J-K ketika pulsa clock mulai turun dari 1 ke 0.
D Flip-flop
D Flip-flop merupakan salah satu rangkaian flip-flop yang populer dan banyak dipakai dalam rangkaian dasar memori. Karena fungsi D flip-flop yang real dapat menyimpan data 1 bit untuk sementara waktu. Waktu ini lah sering disebut dengan delay flip-flop atau D-Latch.
Pada dasarnya D Flip-flop ini hampir sama dengan SR Flip-flop dengan clock, hanya saja yang membedakannya adalah input S dan R dijadikan input D yang ditambahkan gerbang NOT (inverter).
Cara kerja D Flip-flop
Dari gambar diatas terlihat bahwa rangkaian flip-flop D tersusun atas SR flip-flop yang sedikit dimodifikasi dengan tambahan gerbang NOT (inverter) yang menghasilkan input baru D. Informasi data yang berada pada masukan D akan disimpan pada output Q hanya apabila input clock Cp dalam keadaan 1 pulsa. namun jika clock Cp berkondisi 0, maka perubahan informasi pada input D tidak akan mempengaruhi output Q sampai kondisi Cp 1 kembali.
Pada contoh pengaplikasian D flip-flop dalam menyimpan informasi, ketika akan membuat penyimpanan data sebanyak 4 bit, maka diperlukan empat buah D flip-flop, dan seterusnya. Adapun contoh konfigurasi rangkaian D Flip-flop untuk menyimpanan data 4 bit adalah sebagai berikut:
T Flip-flop
T Flip-flip merupakan salah satu jenis flip-flop yang kedua outputnya diumpanbalikan kembali (feedback) ke bagian input SR flip-flop. Adapun rangkaiannya T flip-flop adalah sebagai berikut:
Dari gambar diatas dapat dijelaskan prinsip kerjanya bahwa ketika input T diberikan logika 0, sedangkan S dan R juga berkondisi logika 0, maka output Q akan menghasilkan logika 0 juga, untuk Q’ tentu akan berkondisi kebalikan dari Q, yakni 1. Ketika flip-flop dalam kondisi tersebut, maka input di bagian satu gerbang NAND memiliki logika 1 (set).
Ketika T diubah menjadi 1 dan S1, maka output Q yang sebelumnya berkondisi 0 akan berubah menjadi 1. Nah dari gambar terlihat bahwa output Q terhubung ke dalam input gerbang NAND yang kedua. Namun karena clock T berkondisi 1 hanya beberapa saat dan kembali menjadi 0, maka kondisi logika R akan 0 dan S tetap 1.
Pada kondisi tersebut, input R menjadi berlogika 1, artinya siap reset. Artinya output Q yang sebelumnya 1 akan berubah ke kondisi 0 jika input T mendapatkan pulsa 1 kembali. dan seterusnya, dan seterusnya sehingga output Q akan selalu berubah apabila input T mendapatkan pulsa 1.
Jika digambarkan dengan diagram waktu, rangkaian flip-flop T maka akan tampak seperti berikut:
Counter juga disebut pencacah atau penghitung yaitu rangkaian logika sekuensial yang digunakan untuk menghitung jumlah pulsa yang diberikan pada bagian masukan. Counter digunakan untuk berbagai operasi aritmatika, pembagi frekuensi, penghitung jarak (odometer), penghitung kecepatan (spedometer), yang pengembangannya digunakan luas dalam aplikasi perhitungan pada instrumen ilmiah, kontrol industri, komputer, perlengkapan komunikasi, dan sebagainya .
Counter tersusun atas sederetan flip-flop yang dimanipulasi sedemikian rupa dengan menggunakan peta Karnough sehingga pulsa yang masuk dapat dihitung sesuai rancangan. Dalam perancangannya counter dapat tersusun atas semua jenis flip-flop, tergantung karakteristik masing-masing flip-flop tersebut.
Dilihat dari arah cacahan, rangkaian pencacah dibedakan atas pencacah naik (Up Counter) dan pencacah turun (Down Counter). Pencacah naik melakukan cacahan dari kecil ke arah besar, kemudian kembali ke cacahan awal secara otomatis. Pada pencacah menurun, pencacahan dari besar ke arah kecil hingga cacahan terakhir kemudian kembali ke cacahan awal.
Tiga faktor yang harus diperhatikan untuk membangun pencacah naik atau turun yaitu (1) pada transisi mana Flip-flop tersebut aktif. Transisi pulsa dari positif ke negatif atau sebaliknya, (2) output Flip-flop yang diumpankan ke Flip-flop berikutnya diambilkan dari mana. Dari output Q atau Q, (3) indikator hasil cacahan dinyatakan sebagai output yang mana. Output Q atau Q. ketiga faktor tersebut di atas dapat dinyatakan dalam persamaan EX-OR.
Secara global counter terbagi atas 2 jenis, yaitu: Syncronus Counter dan Asyncronous counter. Perbedaan kedua jenis counter ini adalah pada pemicuannya. Pada Syncronous counter pemicuan flip-flop dilakukan serentak (dipicu oleh satu sumber clock) susunan flip-flopnya paralel. Sedangkan pada Asyncronous counter, minimal ada salah satu flip-flop yang clock-nya dipicu oleh keluaran flip-flop lain atau dari sumber clock lain, dan susunan flip-flopnya seri. Dengan memanipulasi koneksi flip-flop berdasarkan peta karnough atau timing diagram dapat dihasilkan counter acak, shift counter (counter sebagai fungsi register) atau juga up-down counter.
1). Synchronous Counter
Syncronous counter memiliki pemicuan dari sumber clock yang sama dan susunan flip-flopnya adalah paralel. Dalam Syncronous counter ini sendiri terdapat perbedaan penempatan atau manipulasi gerbang dasarnya yang menyebabkan perbadaan waktu tunda yang di sebut carry propagation delay.
Penerapan counter dalam aplikasinya adalah berupa chip IC baik IC TTL, maupun CMOS, antara lain adalah: (TTL) 7490, 7493, 74190, 74191, 74192, 74193, (CMOS) 4017,4029,4042,dan lain-lain.
Pada Counter Sinkron, sumber clock diberikan pada masing-masing input Clock dari Flip-flop penyusunnya, sehingga apabila ada perubahan pulsa dari sumber, maka perubahan tersebut akan men-trigger seluruh Flip-flop secara bersama-sama.
Tabel Kebenaran untuk Up Counter dan Down Counter Sinkron 3 bit :
Rangkaian Up/Down Counter merupakan gabungan dari Up Counter dan Down Counter. Rangkaian ini dapat menghitung bergantian antara Up dan Down karena adanya input eksternal sebagai control yang menentukan saat menghitung Up atau Down. Pada gambar 4.4 ditunjukkan rangkaian Up/Down Counter Sinkron 3 bit. Jika input CNTRL bernilai ‘1’ maka Counter akan menghitung naik (UP), sedangkan jika input CNTRL bernilai ‘0’, Counter akan menghitung turun (DOWN).
2). Asyncronous counter
Seperti tersebut pada bagian sebelumnya Asyncronous counter tersusun atas flip-flop yang dihubungkan seri dan pemicuannya tergantung dari flip-flop sebelumnya, kemudian menjalar sampai flip-flop MSB-nya. Karena itulah Asyncronous counter sering disebut juga sebagai ripple-through counter.
Sebuah Counter Asinkron (Ripple) terdiri atas sederetan Flip-flop yang dikonfigurasikan dengan menyambung outputnya dari yan satu ke yang lain. Yang berikutnya sebuah sinyal yang terpasang pada input Clock FF pertama akan mengubah kedudukan outpunyanya apabila tebing (Edge) yang benar yang diperlukan terdeteksi.
Output ini kemudian mentrigger inputclock berikutnya ketika terjadi tebing yang seharusnya sampai. Dengan cara ini sebuah sinyal pada inputnya akan meriplle (mentrigger input berikutnya) dari satu FF ke yang berikutnya sehingga sinyal itu mencapau ujung akhir deretan itu. Ingatlah bahwa FF T dapat membagi sinyal input dengan faktor 2 (dua). Jadi Counter dapat menghitung dari 0 sampai 2” = 1 (dengan n sama dengan banyaknya Flip-flop dalam deretan itu).
Tabel Kebenaran dari Up Counter Asinkron 3-bit
 |
Gambar rangkaian Up Counter Asinkron 3 bit :
 |
Timing Diagram untuk Up Counter Asinkron 3 bit :
 |
Berdasarkan bentuk timing diagram di atas, output dari flip-flop C menjadi clock dari flip-flop B, sedangkan output dari flip-flop B menjadi clock dari flip-flop A. Perubahan pada negatif edge di masing-masing clock flip-flop sebelumnya menyebabkan flip-flop sesudahnya berganti kondisi (toggle), sehingga input-input J dan K di masing-masing flip-flop diberi nilai ”1” (sifat toggle dari JK flip-flop).
Counter Asinkron Mod-N
Counter Mod-N adalah Counter yang tidak 2n. Misalkan Counter Mod-6, menghitung : 0, 1, 2, 3, 4, 5. Sehingga Up Counter Mod-N akan menghitung 0 s/d N-1, sedangkan Down Counter MOD-N akan menghitung dari bilangan tertinggi sebanyak N kali ke bawah. Misalkan Down Counter MOD-9, akan menghitung : 15, 14, 13, 12, 11, 10, 9, 8, 7, 15, 14, 13,..
Gambar rangkaian Up Counter Asinkron Mod-6
 |
Sebuah Up Counter Asinkron Mod-6, akan menghitung : 0,1,2,3,4,5,0,1,2,… Maka nilai yang tidak pernah dikeluarkan adalah 6. Jika hitungan menginjak ke-6, maka counter akan reset kembali ke 0. Untuk itu masing-masing Flip-flop perlu di-reset ke nilai ”0” dengan memanfaatkan input-input Asinkron-nya (
dan 
). Nilai ”0” yang akan dimasukkan di PC didapatkan dengan me-NAND kan input A dan B (ABC =110 untuk desimal 6). Jika input A dan B keduanya bernilai 1, maka seluruh flip-flop akan di-reset.
Gambar rangkaian Up/Down Counter Asinkron 3 bit
 |
Rangkaian Up/Down Counter merupakan gabungan dari Up Counter dan Down Counter. Rangkaian ini dapat menghitung bergantian antara Up dan Down karena adanya input eksternal sebagai control yang menentukan saat menghitung Up atau Down. Pada rangkaian Up/Down Counter ASinkron, output dari flip-flop sebelumnya menjadi input clock dari flip-flop berikutnya.
Perancangan Counter
Perancangan counter dapat dibagi menjadi 2, yaitu dengan menggunakan peta Karnough, dan dengan diagram waktu. Berikut ini akan dijelaskan langkah-langkah dalam merancang suatu counter.
a). Perancangan Counter Menggunakan Peta Karnaugh
Umumnya perancangan dengan peta karnaugh ini digunakan dalam merancang syncronous counter. Langkah-langkah perancangannya:
a. Dengan mengetahui urutan keluaran counter yang akan dirancang, kita tentukan masukan masing-masing flip-flop untuk setiap kondisi keluaran, dengan menggunakan tabel kebalikan.
b. Cari fungsi boolean masing-masing masukan flip-flop dengan menggunakan peta Karnough. Usahakan untuk mendapatkan fungsi yang sesederhana mungkin, agar rangkaian counter menjadi sederhana.
c. Buat rangkaian counter, dengan fungsi masukan flip-flop yang telah ditentukan. Pada umumnya digunakan gerbang-gerbang logika untuk membentuk fungsi tersebut.
b). Perancangan Counter Menggunakan Diagram Waktu
Umumnya perancangan dengan diagram waktu digunakan dalam merancang asyncronous counter, karena kita dapat mengamati dan menentukan sumber pemicuan suatu flip-flop dari flip-flop lainnya. Adapun langkah-langkah perancangannya:
1) Menggambarkan diagram waktu clock, tentukan jenis pemicuan yang digunakan, dan keluaran masing-masing flip-flop yang kita inginkan. Untuk n kondisi keluaran, terdapat njumlah pulsa clock.
2) Dengan melihat keluaran masing-masing flip-flop sebelum dan sesudah clock aktif (Qn dan Qn+1), tentukan fungsi masukan flip-flop dengan menggunakan tabel kebalikan.
3) Menggambarkan fungsi masukan tersebut pada diagram waktu yang sama.
4) Sederhanakan fungsi masukan yang telah diperoleh sebelumnya, dengan melihat kondisi logika dan kondisi keluaran flip-flop. Untuk flip-flop R-S dan J-K kondisi don’t care (x) dapat dianggap sama dengan 0 atau 1.
5) Tentukan (minimal satu) flip-flop yang dipicu oleh keluaran flip-flop lain. Hal ini dapat dilakukan dengan mengamati perubahan keluaran suatu flip-flop setiap perubahan keluaran flip-flop lain, sesuai dengan jenis pemicuannya.
6) Buat rangkaian counter, dengan fungsi masukan flip-flop yang telah ditentukan. Pada umumnya digunakan gerbang-gerbang logika untuk membentuk fungsi tersebut.
Comments
Post a Comment